Nesta pesquisa, são propostas novas estruturas de filtragem para a conversão da taxa de amostragem de sinais digitais. São consideradas taxas de conversão inteiras e fra cionárias e ênfase é dada ao desenvolvimento de estruturas com baixa complexidade em hardware para uso em circuitos integrados dedicados (ASIC). Primeiramente, os dois principais desafios da conversão assíncrona de taxa de amostragem são abordados: a geração em tempo real de sinais de clock que rastreiam a taxa fracionária e a implementação eficiente de filtros com atraso fracionário. Uma nova técnica totalmente digital para a geração de clocks é introduzida. Ela difere do DPLL clássico pois o rastrea mento é baseado no período do clock de referência ao invés de sua fase e/ou frequência, o que permite seu uso em faixas mais largas de frequências e sincronização mais rápida. Em seguida, uma nova estrutura para efetuar filtragem com atrasos fracionários utilizando polinômios spline é derivada usando a relação entre o filtro Farrow e a estrutura de New ton. A complexidade computacional do filtro é consideravelmente reduzida, se tornando comparável à de filtros com polinômios de Lagrange. Em seguida, o problema de conversão de taxa de amostragem com taxas inteiras é considerado, especificamente do ponto de vista de redução da complexidade do primeiro estágio de uma cascata de filtros de decimação, tipicamente implementado usando um filtro de cascata integrador-diferenciador (CIC). A área e o consumo de energia do primeiro filtro é um fator em muitas aplicações, especialmente em conversores A/D -, devido às altas frequências de amostragem envolvidas. A implementação em ponto fixo de uma variante com espaço de estado reduzido do filtro CIC introduzida anteriormente mostra que esta pode ser uma alternativa interessante para filtros de ordem menor comfator de decimação em potências de dois. Por fim, uma nova técnica é desenvolvida e integrada no filtro CIC, mantendo suas vantagens, melhorando seu desempenho e reduzindo a área da implementação. A estrutura baseia-se na introdução de um multiplicador com coeficientes variáveis no tempo capaz de aproveitar a eficiencia de filtros FIR esparsos.

In this work, new filtering structures for the sampling rate conversion of digital signals are proposed. Both integer and fractional rate change are considered, and the emphasis is put on developing hardware structures with low complexity for use in application specific integrated circuits (ASIC). First, the two main challenges of fractional sample rate conversion are addressed, namely the real time generation of clock signals that properly track the fractional ratio, and the efficient implementation of the polynomial-based filter. A new technique for all digital clock generation circuit is introduced. It differs from classical DPLLs in that the locking mechanism is based on the period of the reference clock instead of its phase and/or frequency which allows for wide bandwidths and fast locking times. Then a new structure for performing the fractional filtering operation using spline polynomials is derived, based on the relationship of the well-known Farrow structure and the relatively newly introduced Newton structure. The computational complexity of implementing the spline polynomial is greatly reduced and approaches that of the Lagrange polynomial. Then, the problem of integer sample rate conversion is considered, mainly from the perspective of reducing the complexity of the first filter of a multistage decimating chain, typically implemented using a Cascaded-Integrator-Comb (CIC) filter. The area and power consumption of the first filter is a concern in many applications, notably - A/D converters, because of the high sampling frequencies involved. The fixed-point implemen tation of a previously introduced reduced state-space variant of the CIC filter is considered and proven to be an interesting alternative for lower order filter with power of two dec imating ratios. Finally, a novel technique is developed that integrates seamlessly within the CIC filter, keeping all of its advantages, while improving performance and reducing area. The structure is based on the inclusion of a time-varying multiplier as part of the original filter, leveraging the computational efficiency of sparse FIR filters.