Transistores de tunelamento (TFETs) têm como principal motivação de pesquisa a possibilidade de atingir uma inclinação de sublimiar abaixo do limite teórico dos transistores de efeito de campo (MOSFET) de 60 mV/déc à temperatura ambiente. Além dessa característica, TFETs têm baixa condutância de saída e baixa corrente de estado ligado, resultando em um maior ganho intrínseco de tensão se comparado com o MOSFET e baixa dissipação de potência, se tornando interessante para a aplicação em circuitos integrados analógicos. O regulador linear de baixa queda de tensão (LDO) é um dos principais blocos funcionais de um sistema de gerenciamento de potência, esse circuito deve ser projetado para um baixo consumo de potência. Nesse trabalho, são apresentados projetos de reguladores LDO utilizando TFETs com modelo baseado em medidas experimentais. O modelo do transistor foi construído a partir de medidas experimentais precisas adicionadas em lookup tables (LUTs) e implementado usando linguagem Verilog-A. Foram implementados modelos de corrente e capacitância de três dispositivos em nanofios verticais TFET, com fonte composta por Si (Si-TFET), fonte composta por liga de SiGe (SiGe-TFET) e composta por Ge (Ge-TFET). Também foi implementado o modelo do dispositivo MOSFET fabricado em nanofios de Si. Em todos os estudos, os transistores do amplificador foram polarizados com o mesmo gm/ID, também para os reguladores operando nas mesmas condições de corrente (IL) e capacitância (CL) de carga, com tensão de dropout de 300 mV. Na comparação dos reguladores projetados com os diferentes dispositivos, onde foram definidos IL = 1 A e CL = 1 pF, foi observado que todos os reguladores LDO projetados com TFET são compensados sem a necessidade de um capacitor de compensação. O circuito projetado com Si-TFET sofre degradação na resposta em frequência devido ao baixo nível de corrente dos dispositivos. O regulador LDO projetado com SiGe-TFET apresentou o maior ganho de malha (60 dB), com um consumo de corrente de 21 nA e o Ge-TFET melhores valores de GBW (70 KHz) e PSR (-52 dB em baixas frequências) dissipando 43 nA. O SiGe-TFET foi utilizado para comparar com um regulador LDO projetado com uma tecnologia MOSFET convencional (TSMC 180 nm), o estudo foi realizado para duas condições de polarização para cargas de IL = 10 A com CL = 10 pF e IL = 100 A com CL = 100 pF. Foi demonstrado que o regulador LDO projetado com SiGe-TFET apresenta melhores resultados quando operando com corrente de carga mais baixa, com ganho de malha de 57 dB dissipando 1,5 nA. O transistor de potência apresenta baixa resistência de saída devido a tensão de estado ligado do TFET, que por ser alta, força o dispositivo a operar na região linear, degradando os parâmetros do regulador LDO. Esse efeito foi predominante para condição de corrente de carga de 100 A. A variabilidade de processo foi considerada utilizando medidas de diferentes SiGe-TFET com mesmas características presentes na mesma pastilha de silício. Avaliando os resultados de reguladores LDO projetados com as novas medidas, foi observado que os parâmetros do LDO não sofrem grande variação, a variação no ganho de malha foi de 10 dB. Uma solução apresentada para tornar possível o projeto de um regulador para corrente de carga mais alta, com o transistor de potência operando em saturação, foi utilizar uma tecnologia TFET-MOSFET hibrida, onde reguladores LDO foram projetados usando as medidas do SiGe-TFET e MOSFET em nanofios que foram fabricados no mesmo fluxo de processos verticais. Devido a diferença na tensão de estado ligado dos dispositivos, dois reguladores LDO híbridos foram projetados. No regulador LDO V-Hibrido, um deslocamento de tensão foi aplicado no código Verilog- A para os transistores ficarem com a mesma tensão aplicada entre porta e fonte. No regulador LDO LS-Hibrido, um estágio com um deslocador de nível foi usado sem alterar as medições. Para esse projeto foi selecionado IL = 1 mA e CL = 1 nF. O regulador LDO V-Hibrido apresentou maior ganho de malha (62 dB) e menor consumo de potência (7 nA). Foi demonstrado que a utilização da tecnologia híbrida, resulta em reguladores com ultra baixo consumo de potência e alto ganho de malha como apresentado em reguladores LDO projetados com TFET e resposta em frequência similar à do MOSFET.

The main motivation for researches in Tunnel Field-Effect Transistors (TFETs) is that it can reach a subthreshold slope lower than the field-effect transistor (MOSFET) theorical limit of 60 mV/dec at room temperature. TFETs also shows low output conductance and low drain current, resulting in circuits with higher voltage gain and lower power consumption if compared to MOSFET. The low-dropout voltage regulator (LDO) is an important block in a power management system, which should be designed with low power consumption. This work presents the design of LDOs using TFETs modeled by experimental data. The transistor model was obtained with accurate experimental measures added to lookup tables (LUTs) implemented using Verilog-A language. Current and capacitance models for three vertical nanowires TFETs were implemented. TFETs with a silicon source (Si-TFET), a source composed by an SiGe alloy (SiGe-TFET) and a source composed by germanium (Ge-TFET). A model for a MOSFET fabricated in Si nanowires was also implemented. In all studies, the amplifier transistors were biased for the same gm/ID, also for LDOs operating at the same load current (IL) and capacitance (CL), with a 300-mV dropout voltage. The comparison of LDOs using the different nanowire devices was performed for IL = 1 A and CL = 1 pF, it was observed that all LDOs designed with TFET reach stability without the need of a compensation capacitor. The frequency response for the circuit designed with Si- TFET is degraded due to the low current level of the devices. The LDO designed with SiGe-TFET showed the highest loop gain (60 dB), consuming a quiescent current of 21 nA and the Ge-TFET had the best GBW (70 KHz) and PSR (-52 dB at low frequencies), dissipating 43 nA. The LDO with SiGe-TFET was used to compare with a regulator designed with a MOSFET stablished technology (TSMC 180 nm), in which two different bias conditions were defined, IL = 10 A/CL = 10 pF and IL = 100 A/CL = 100 pF. It was demonstrated that the SiGe-TFET LDO have best results while operating at low load current, with a loop gain of 57 dB and a quiescent current of 1.5 nA. The power transistor has low output resistance due to the high onset voltage present at the tunneling transistors, which forces the device to operate in the linear region, degrading the LDO parameters, this effect was predominant with the LDO operating with 100 A load current. The process variability was also considered using measures for SiGe-TFET with same characteristics but in different dies. Evaluating the results for LDOs designed with the new measures, it was observed that the SiGe-TFET LDO parameters do not have a high variation, the loop gain variation was 10 dB. A solution to make it possible the design of an LDO with higher load current and with the power transistor operating in the saturation region, was to use a hybrid TFET-MOSFET technology, taking the nanowire MOSFET and SiGe-TFET measures, since the devices were fabricated in the same vertical process flow. Due to the different onset voltages, two hybrid LDOs were designed. In the Hybrid-V LDO, a voltage shift was implemented in the Verilog-A code to make the devices have the same onset gate to source voltage. For the Hybrid-LS LDO, a level-shift stage was used without changing the measures. For this study, it was selected IL = 10 A and CL = 10 pF. The Hybrid- V LDO presented the highest gain (62 dB) and lowest current consumption (7 nA). It was observed that the use of a TFET-MOSFET hybrid technology enables LDOs with ultra-low power consumption and high loop gain, that are presented on TFET circuits and with a frequency response equivalent of MOSFET circuits.