O consumo de potência dinâmico e de leakage em sistemas VLSI (Very large-scale integration) é efetivamente reduzido pela operação em ultrabaixa tensão, na qual a máxima eficiência energética é alcançada na tensão de alimentação (VDD) abaixo de 0,5V. Umas das técnicas mais eficazes para reduzir o consumo de energia de carga de circuitos digitais em tecnologia CMOS é alterar dinamicamente a tensão de alimentação e a frequência de clock (DVFS - Dynamic Voltage and Frequency Scaling), dependendo da carga de trabalho. Modos de baixa tensão são usados em conjunto com frequência de clock baixo para minimizar o consumo de energia e somente quando for necessária uma capacidade computacional significativa, modos de tensão/frequência mais altos são ativados. Devido à dependência quadrática da potência com a tensão de alimentação, a manipulação dinâmica da tensão/frequência pode reduzir significativamente o consumo de energia. O tradicional LDO (Low Dropout Voltage Regulators), baseado em malha de realimentação analógico, não é adequado para operar gerando baixas tensões devido às limitações de projeto do amplificador operacional. Para contornar esse problema, têm sido propostas novas topologias de LDO digitais com alta eficiência e baixo ripple mesmo operando em baixa corrente de saída. Este trabalho de mestrado propõe o projeto de um LDO digital com alta eficiência e baixo ruído para sistemas DVFS de baixa tensão em tecnologia CMOS. Os circuitos LDOs foram projetados e simulados na tecnologia CMOS 180nm da TSMC para trabalhar numa eficiência de aproximadamente 90% tanto para correntes altas (1mA) como para as mais baixas (100A). Foi fabricado um protótipo (versão 1) o qual não se obteve resultados experimentais satisfatórios com relação a eficiência. Porém foi realizado outra versão (2) simulada em Monte Carlo em que obteve-se uma eficiência na simulação de pós-layout de 95%, uma corrente total de um 1mA, potência total de saída de 0,5mW e um erro de tensão de estado estacionário de 5mV. Nesta mesma versão do DLDO versão 2 foi implementado um controle de ripple obtendo melhora no sinal de tensão de saída, diminuindo o ripple de tensão de saída para corrente mínima, obtendo um valor praticamente nulo, somente na transições de corrente há sobre-tensões ou quedas de tensões. Além disso houve um desenvolvimento de um ALDO (Analog LDO) para 0,5V (tensão de saída) com uma eficiência de 90.7% de corrente de pico com um sinal sem ripple, mas um erro de estado estacionário de 10mV.

The dynamic and leakage power consumption in VLSI (Very large-scale integration) systems is effectively reduced by operating in ultra-low-voltage, where the maximum energy efficiency is achieved for supply voltages (VDD) below 0.5V. One of the most effective techniques to reduce load power consumption of digital CMOS circuits is to dynamically change the supply voltage and clock frequency (DVFS - Dynamic Voltage and Frequency Scaling) depending on the workload. Low voltage modes are used in conjunction with low clock frequency to minimize power consumption and only when a significant computational capacity is required, higher voltage/ frequency modes are activated. Due to the quadratic dependence of the power consumption with the supply voltage, dynamic voltage/frequency definition can significantly reduce energy consumption. The traditional LDO (Low Dropout Voltage Regulators), based on analog feedback loop, is not suitable to operate generating low voltages due to the operational amplifier design limitations. In order to overcome this problem, new digital LDO topologies have been proposed with high efficiency and low ripple even operating at low output current. This work proposes the design of a digital LDO with high efficiency and low ripple for low voltage DVFS systems in CMOS technology. The LDO circuits were designed and simulated in TSMC 180nm CMOS technology to work at an efficiency of approximately 90% for both high (1mA) and low (100A) currents. A prototype (version 1) was manufactured, which did not obtain satisfactory experimental results in terms of efficiency. However, another version (2) simulated in Monte Carlo was carried out, in which a post-layout simulation efficiency of 95% was obtained, a total current of 1mA, total output power of 0.5mW and a voltage error of steady state of 5mV. In this same version of DLDO version 2, a ripple control was implemented, obtaining an improvement in the output voltage signal, decreasing the output voltage ripple to minimum current, obtaining a practically null value, only in transitions of current there are overvoltages or voltage drops. In addition there was a development of an ALDO (Analog LDO) for 0.5V (voltage output) with an efficiency of 90.7% of peak current with a signal without ripple, but a steady state error of 10mV.