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Disertación de Maestría
DOI
https://doi.org/10.11606/D.18.2020.tde-16122021-162821
Documento
Autor
Nombre completo
Arthur Lombardi Campos
Instituto/Escuela/Facultad
Área de Conocimiento
Fecha de Defensa
Publicación
São Carlos, 2020
Director
Tribunal
Luppe, Maximiliam (Presidente)
Herrera, Hugo Daniel Hernandez
Lima, Eduardo Rodrigues de
Título en inglés
Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
Palabras clave en inglés
Analog-to-Digital Converter
Asynchronous SAR ADC
Integrated Circuits
Internet of Things
Low power consumption
Receivers
Resumen en inglés
This work presents the design of a low-power 10-bit 12-MS/s Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) in 65-nm technology, suitable for IEEE 802.15.4g standard frontend receivers (low data rate and power consumption smart utility networks). By using the differential implementation with a pair of bootstrapped switches, the input signal is sampled with low distortion. The asynchronous implemen-tation of the SAR circuit leads to an increased system flexibility because only a single clock source is required. To support the merged capacitor switching scheme (MCS), a three-level switch circuit was designed for the capacitor array. The simulated circuit achieved a 9.65 ENOB with 151.4 μW of power consumption at 12 MS/s, leading to a FOM of 15.8 fJ/Conversion-step. Simulations have also shown that the ADC is efficient for sampling frequencies ranging from 10 kS/s up to 12 MS/s, extending its usability to low sampling frequency circuits.
Título en portugués
Projeto de um SAR ADC assíncrono de 10 bits a 12MS/s para baixo consumo
Palabras clave en portugués
Baixo consumo de energia
Circuitos Integrados
Conversor Analógico-Digital
Internet das coisas
Receptores
SAR ADC assíncrono
Resumen en portugués
Este trabalho apresenta o projeto de um Conversor Analógico-Digital (ADC) de 10 bits a 12 MS/s, de baixo consumo, do tipo Registrador de Aproximações Sucessivas (SAR) assíncrono. O circuito foi projetado em tecnologia de 65 nm e visa atender receptores desenvolvidos para o padrão IEEE 802.15.4g (redes inteligentes de baixo consumo e baixa taxa de transmissão de dados). Para reduzir a distorção durante amostragem de sinais, foi utilizado uma implementação diferencial com um par de chaves bootstrap. A implementação assíncrona do circuito SAR aumenta a flexibilidade do sistema porque apenas um sinal de relógio é necessário para seu funcionamento. Para suportar o esquema de chaveamento mesclado (MCS), uma chave de três níveis foi desenvolvida para a matriz de capacitores. Em simulações, o circuito atingiu um ENOB de 9,65 e um consumo de 151,4 μW, a 12 MS/s, resultando em uma figura de mérito de 15,8 fJ/Conversion-step. Simulações também indicaram que o ADC é eficiente em frequências de amostragem variando de 10 kS/s a 12 MS/s, estendendo sua usabilidade para circuitos de baixa taxa de amostragem.
 
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Fecha de Publicación
2021-12-16
 
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