Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador . No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a caraterística multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador , PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35µm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm2 incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tens~ao de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT =902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT =2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As caraterísticas de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência. Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área.

This work presents the design of a frequency synthesizer achieving the specifications of the GSM and Bluetooth standards. The frequency synthesizer is based on a PLL (Phase Locked Loop) of N-fractional architecture using a modulator. In the first step of the frequency synthesizer design an algorithm for the frequency plan, considering the multistandard characteristic of the synthesizer, was proposed. The design of the building blocks of the PLL (VCO, frequency dividers, modulator, PFD and charge pump) is presented together with the layout and some simulation results. Geometric programming was applied to the VCO design. Finally, an strategy for the filter design achieving the frequency synthesizer specifications was proposed. The designed synthesizer was fabricated in the 0.35µm CMOS process of AMS (Austria Micro Systems). All the PLL components were integrated on-chip including the VCO and the filter, the occupied area was 0.9mm2 with the pads. The designed circuit has a low power consumption of 14mW using a 3V voltage supply. The phase noise measured for GSM (FOUT =902.6MHz) was -114dBc/Hz@400kHz and for Bluetooth (FOUT =2.44GHz) was -121dBc/Hz@3MHz. The transient response of the PLL when switching from the first to the last channel for each standard was tested, the lock time measured in GSM was 208µs and 157µs in Bluetooth. The main objective of the multistandard operation sharing most of the blocks between all the standards was achieved. The measured performance characteristics show excelent agreement with the simulated values, implying that the strategies used in the design, simulation and testing of the frequency synthesizer were succesfull. The results were compared with other published works showing that the synthesizer designed in this work has a lower power consumption and smaller area.