Convolutional neural networks (CNNs) have played a prominent role in recent years in the field of computational vision, becoming the dominant approach for recognition and detection tasks. To bring the benefits of CNNs to mobile and embedded devices, quantization strategies have been used to reduce the model size and increase computational efficiency.However, embedding convolutional neural networks is not a matter of only changing the target hardware architecture. Several restrictions of storage, memory, computational resources, and even available energy pose a challenge in bringing the benefits of modern CNN architectures into embedded systems. In the particular case of FPGAs, where energyefficiency meets low-latency and high-bandwidth, this challenges are even more complex given the dominance of general-purpose architectures such as GPUs or CPUs in the field. This work proposes to investigate relevant aspects for a successful implementation of CNNs into embedded systems in general and, in more details, for into FPGAs, where the CNNs benefits may be associated to low-latency and high-bandwith. The state-of-the-art on strategies for efficient computation and storage of CNNs is explored. We show that it is possible to reduce CNN model size by more than 50% while keeping similar classification accuracy without the need for retraining or model adjustment. We also measure the relationship between classification complexity and tolerance to quantization, finding an inverse correlation between the quantization level and dataset complexity. For the specific case of CNNs on FPGAs, details on the required infrastructure for CNN inference are given, presenting a soft-microcontroller and a complete framework capable of supporting CNN implementations.

As redes neurais convolucionais (CNNs) têm desempenhado um papel importante nos últimos anos no campo da visão computacional, tornando-se a abordagem dominante para tarefas de reconhecimento e detecção de imagens. Para trazer os benefícios das CNNs para dispositivos móveis e embarcados, estratégias de quantização têm sido usadas para reduzir tamanho de modelo e aumentar a eficiência computacional. No entanto, embarcar CNNs não é uma questão de apenas alterar a arquitetura de hardware de destino. Várias restrições de armazenamento, memória, recursos computacionais e até mesmo energia disponível representam um desafio para trazer os benefícios das arquiteturas de CNN modernas para sistemas embarcados. No caso particular de FPGAs, onde a eficiência energética se alia a baixa latência e alta largura de banda, esses desafios são ainda mais complexos, dado o domínio de arquiteturas de uso geral, como GPUs ou CPUs no campo de estudo. Este trabalho se propõe a investigar aspectos relevantes para a implementação de CNNs em sistemas embarcados em geral e, mais detalhadamente, em FPGAs, onde os benefícios das CNNs podem se associar a baixas latências e alta largura de banda. O estado da arte de estratégias para formas eficientes de processamento e armazenamento de CNNs é explorado. Mostramos que é possível reduzir o tamanho do modelo CNN em mais de 50 %, mantendo a acurácia de classificação sem a necessidade de retreinamento ou ajuste no modelo. Também medimos a relação entre a complexidade de classificação e a tolerância à quantização, encontrando uma correlação inversa entre o nível de quantização e a complexidade do dataset. Para o caso específico de CNNs em FPGAs, são fornecidos detalhes sobre a infraestrutura necessária para inferência de CNN, apresentando um soft-microcontroller e um framework completo capaz de suportar implementações de CNN.