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Thèse de Doctorat
DOI
https://doi.org/10.11606/T.3.2021.tde-27012022-155540
Document
Auteur
Nom complet
Bruno Cavalcante de Souza Sanches
Adresse Mail
Unité de l'USP
Domain de Connaissance
Date de Soutenance
Editeur
São Paulo, 2021
Directeur
Jury
Noije, Wilhelmus Adrianus Maria Van (Président)
Chau, Wang Jiang
Finco, Saulo
Guazzelli, Marcilei Aparecida
Kastensmidt, Fernanda Gusmão de Lima
Titre en anglais
An application specific signal processor for gaseous detector systems in high energy physics experiment.
Mots-clés en anglais
Digital signal processing
Genetic algorithms
Heavy ions
Integrated circuits
Ionizing radiation
LHC
Microelectronics
Nonlinear optimization
Particle detection
Particle physics
Particles accelerator
Resumé en anglais
In this thesis, a study on front-ends for high energy physics was developed focusing on the ALICE experiment upgrade at the CERN LHC. Due to a higher event rate and several other changes, the development of a new ASIC was necessary to support the signal readout in the TPC and MCH detectors. This chip was named SAMPA (Serialized Analog-digital Multi-Purpose ASIC) and is a continuous readout mixed-signal integrated circuit with 32 channels. The present work fundamentally addresses the digital part of this chip and the improvements, methodologies and strategies used in its development. The previous ASIC used in TPC presented erroneous lockout events in its FIR filters and aiming in a solution for this, the signal conditioning and baseline correction filters were modified concerning also their fault tolerance and resistance to errors caused by radiation. A new non-linear filter complementary to the existing filters was implemented so that an uninterrupted baseline tracking ability could be achieved. A dedicated packet-based protocol with error correction capabilities is also proposed, tolerating up to two faults per header and adding just 0.07% bandwidth overhead. To achieve the final solution for CERN, four different prototypes were manufactured using TSMC 130 nm technology, which were SAMPA MPW1, V2, V3 and V4. These versions were necessary to incrementally achieve an optimal design satisfying the several constraints and specifications required. The initial implementation was a reduced version with 3 channels, that was further irradiated with protons being the initial source of cross-section data for SAMPA. With these practical results, the first complete version of the chip was designed, the SAMPA V2, being a unique ASIC never realized before. This chip was functionally tested and was very close to the CERNs needs. However, irradiations revealed problems related to latch-ups. A latch-up prevention technique was further developed during this thesis, which was applied to the new versions of the chip. A novel optimization system based on genetic algorithms was also proposed to obtain balanced implementations concerning area, power and error tolerance. Two more versions, SAMPA V3 and V4, were developed implementing corrections and improvements in the radiation tolerance of the digital part. New irradiations showed that the design was adequate and a pulsed laser test confirmed the hypotheses raised about the origin of the latch-ups, wherewith the proposed changes, a reduction of more than 99% of the cross-section was achieved. Finally, with the successful measurements, SAMPA V4 was approved for use by the ALICE collaboration. An additional prototype named SAMPA MPW5 was further designed, permitting the extension of this work by performing tests with the optimizer and new implementations of the FIR baseline correction filter and the SAR ADC control block. The designs were tested and validated through irradiations using the Pelletron accelerator at USP; with these measurements, new mean times between failures were obtained showing improvements greater than a thousand times and also providing a relevant architectural and experimental base for new projects.
Titre en portugais
Um processador de sinais de aplicação específica para sistemas de detecção a gás em experimentos de física de alta energia.
Mots-clés en portugais
Algoritmos genéticos
Detecção de partículas
LHC
Microeletrônica
Processamento digital de sinais
Resumé en portugais
Nesta tese foi realizado um estudo sobre front-ends para física de altas energias, tendo como foco a atualização do experimento ALICE (A Large Ion Collider Experiment) no LHC (Large Hadron Collider) do CERN (Conseil Européen pour la Recherche Nucléaire). Devido a diversas alterações e a uma maior taxa de eventos, foi necessário desenvolvimento de um novo ASIC (Application Specific Integrated Circuit) para fazer a leitura dos sinais nos detectores TPC (Time-Projection Chamber) e MCH (Muon Tracking Chambers). Este chip foi denominado SAMPA (Serialized Analog-digital Multi-Purpose ASIC) e é um circuito integrado de sinal misto e leitura contínua com 32 canais. Este trabalho aborda fundamentalmente a parte digital deste chip e as melhorias, metodologias e estratégias utilizadas em seu desenvolvimento. O ASIC anteriormente utilizado no TPC apresentava eventos errôneos de travamento em seus filtros FIR (Finite Impulse Response) e visando uma solução para isso, foram melhorados o condicionamento de sinais e os filtros de correção de baseline em relação a sua tolerância a falhas e resistência a erros causados pela radiação. Foi implementado um novo filtro não linear complementar aos filtros existentes, de modo que a capacidade de estimativa de baseline ininterrupta pudesse ser atingida. Foi proposto um protocolo baseado em pacotes com capacidades de correção de erros, o qual tolera até duas falhas por cabeçalho ao custo de apenas 0,07% de largura de banda. Para alcançar a solução final para o CERN, quatro protótipos diferentes foram fabricados na tecnologia TSMC 130 nm, os ASICs SAMPA MPW1, V2, V3 e V4. Essas versões foram necessárias para obter de forma incremental um design otimizado que atendesse as várias restrições e especificações exigidas. Iniciou-se por uma versão reduzida com 3 canais, que foi irradiada com prótons sendo a fonte inicial de dados de seção de choque do SAMPA. Foi então projetada a primeira versão completa do chip, o SAMPA V2 um ASIC com características únicas nunca realizado antes. Este chip foi testado funcionalmente e se aproximou das necessidades dos experimentos. Porém, irradiações mostraram problemas relacionados a latch-ups. Uma técnica de prevenção de latch-ups foi então desenvolvida, a qual foi aplicada nas novas versões do chip. Foi ainda proposto um sistema de otimização baseado em algoritmos genéticos com o objetivo de obter implementações balanceadas em relação a área, potência e tolerância a erros. Foram desenvolvidas mais duas versões do SAMPA, contendo correções e melhorias na resistência a radiação da parte digital, o SAMPA V3 e V4. Novas irradiações mostraram que o projeto estava adequado e um teste de laser pulsado confirmou as hipóteses levantadas sobre a origem dos latch-ups, sendo que com as alterações propostas, uma redução de mais de 99% da seção transversal foi alcançada. O SAMPA V4 foi bem-sucedido e aprovado para uso pelo ALICE. Um protótipo adicional denominado MPW5 foi posteriormente projetado, extendendo este trabalho por meio de avaliações comparativas e testes com o otimizador abordando novas implementações do filtro FIR e do SAR (Successive Approximation Register) ADC (Analog-to-Digital Converter). Os blocos foram testados e validados por meio de irradiações no acelerador Pelletron da USP (Universidade de São Paulo), onde obteve-se novos tempos médios entre falhas que apresentaram relevantes melhorias superiores a mil vezes, fornecendo importante base estrutural e experimental para novos projetos.
 
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Date de Publication
2022-01-31
 
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