Apresentamos neste trabalho o projeto, implementação e caracterização de um processo CMOS cavidade dupla para fabricação de circuitos integrados digitais de comprimento mínimo de porta de 2 µm. Para atingirmos este objetivo, desenvolvemos uma metodologia de projeto de processo CMOS, uma série de etapas de processo, duas patilhas testes e implementamos várias sequências de fabricação preliminares para a definição do processo. Como resultado obtivemos um processo CMOS de acordo com os critérios de projeto adotados. Entre as suas características principais citamos: tensão de limiar de ± 0,8 V (nMOS e pMOS); tensão de perfuração bipolar de 11 V; tensão de perfuração MOS de -10 V (pMOS, Lpoli 2 µm); tempo de atraso intrínseco por inversor de 1,2 ns (pMOS, Lpoli 3 µm). Verificamos também que apesar da vantagem de velocidade apresentada pela estrutura CMOS cavidade dupla (devido a baixa capacitância da junção p+ / cavidade N), ela apresenta dificuldades para ser utilizada em uma maior escala de integração devido a perfuração MOS entre o dreno do pMOS e a cavidade P.

We present in this work the design, implementation and characterization of a double-well CMOS process for digital integrated circuit fabrication with minimum gate length of 2 µm. In order to reach this goal, we developed a CMOS process design methodology, a set of process steps, two test chips and we implemented several preliminary runs to define the process. As result we obtained a CMOS process according to the adopted design criteria. Among the main characteristics we have: threshold voltage of ± 0,8 V (nMOS and pMOS); reachthrough voltage of 11 V; punchthrough voltage of 10 V (pMOS, Lpoli 2 µm); intrinsic delay time per inveter of 1,2 ns (pMOS, Lpoli 3 µm). We also verified that in spite of the advantage of speed presented by the double-well CMOS structure (due to the low capacitance of junction p+ /N well), it presents difficulties to be used in a larger scale integration due to punchthrough between pMOS drain and p-well regions.