Este trabalho apresenta o projeto de um Conversor Analógico-Digital (ADC) de 11 bits, 20-MS/s, para ser utilizado em um receptor de banda ultra larga (UWB) aplicado na detecção de câncer de mama em tecnologia CMOS de 180 nm. A arquitetura do ADC escolhida da literatura é do tipo Registrador de Aproximações Sucessivas (SAR). Essa arquitetura foi selecionada porque _e eficiente em termos de energia em comparação com outras arquiteturas para o objetivo de projeto que foi definido: um ADC com uma SNDR maior a 62 dB operando numa frequência de amostragem de 20-MS/s. Uma arquitetura diferencial para o ADC foi implementada para obter melhor rejeição das perturbações em modo comum. O protótipo do circuito ADC _e composto por um circuito de rastreio e retenção (T&H), um Conversor Digital-Analógico (DAC) capacitivo, um comparador dinâmico e o circuito lógico que implementa o algoritmo SAR. O esquema de chaveamento Merged Capacitor foi implementado, portanto, o DAC capacitivo diferencial serve tanto para armazenar amostras do sinal de entrada nas placas superiores dos capacitores quanto para gerar as tensões de referência no processo de conversão Analógico-Digital. Além disso, o ADC de 11 bits leva vantagem de usar DACs de 10 bits, economizando energia e área. Uma operação assíncrona foi selecionada para eliminar a necessidade de um relógio externo de alta frequência. Para melhorar a linearidade, uma célula de atraso no gerador do relógio assíncrono foi desenvolvida, permitindo um maior tempo de estabilização para o DAC capacitivo. O ADC projetado ocupa 0,1 mm2 e os resultados de simulação post-layout mostram que o circuito atinge um número efetivo de bits (ENOB) de 10,73 bits para um tom de entrada equivalente à frequência de Nyquist operando a uma frequência de amostragem de 20-MS/s. O consumo de potência é de 2,89-mW fornecido por uma fonte de alimentação de 1,8-V, atingindo assim nas figuras de mérito de Schreier (FoMS) e de Walden (FoMW), 162 dB e 84-fJ/conv.-step, respectivamente. Operando a 20-MS/s, 1,8-V, a DNL _e +0,32/- 0,29 LSB e a INL é igual a +0,33/-0,26 LSB. Testes experimentais do protótipo foram realizados a fim caracterizar o desempenho do ADC projetado. Destes testes, foram detectados problemas de não-linearidade no sinal de saída do ADC. Esses problemas na fase experimental do projeto foram analisados e uma hipótese foi levantada para explicá-los. Apoiados em análises teóricas e de simulação, se encontrou que os problemas de não-linearidade podem ter ocorrido devido ao efeito indutivo parasita dos wire bond do pacote do chip.

This work presents the design of an 11 bits, 20-MS/s, Analog-to-Digital Converter (ADC) for an ultra-wideband (UWB) receiver applied in breast cancer detection in 180 nm CMOS technology. The architecture taken from the literature is known as successive approximation register (SAR). This architecture was selected because it is more ecient in energy terms compared to other architectures in order to achieve the design target of this project: a 20-MS/s ADC with a SNDR higher than 62 dB. A dierential architecture was chosen to achieve a better common-mode disturbance rejection. The prototype ADC comprises a sample and hold circuit, a capacitive digital-to-analog converter (DAC), a dynamic comparator, and the logic control circuit which implements the SAR algorithm. Merged capacitor switching procedure was implemented, therefore, the dierential DAC capacitor network serves both to a top-plate sampling of the input signal and subtracts the reference in the conversion process. Furthermore, the 11 bit ADC takes advantage of using 10 bit DACs, saving power and area. An asynchronous operation was selected to eliminate the need for an external high-frequency clock. To improve the linearity, a delay cell inside the asynchronous clock generator is implemented, allowing a larger settling time for the capacitive DAC. The designed ADC occupies 0.1 mm2 and post-layout simulation results show that it achieves an ENOB of 10.73 bit at a sampling rate of 20 MS/s and an input tone at Nyquist rate. The power consumption is 2.89 mW at 1.8 V supply, thus achieving the gure of merits of Schreier (FoMS) and Walden (FoMW), 162 dB and 84 fJ/conv.-step, respectively. At 20-MS/s, 1,8-V, the DNL is +0,32/-0,29 LSB and the INL is equal to +0,33/-0,26 LSB. Experimental measurements were carried out to determine the performance of the designed ADC. From these tests, non-linearity issues were detected on the output signal of the ADC. These problems in the experimental phase of the design were analyzed, and a hypothesis was proposed to explain them. Based on theoretical and simulation analysis, it was found which the non-linearity issues may have happened owing to the parasitic inductive eect of the wire bonded chip.