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Tese de Doutorado
DOI
10.11606/T.3.2012.tde-18062013-153427
Documento
Autor
Nome completo
Rodrigo Vieira dos Santos
E-mail
Unidade da USP
Área do Conhecimento
Data de Defesa
Imprenta
São Paulo, 2012
Orientador
Banca examinadora
Monteiro, Luiz Henrique Alves (Presidente)
Balthazar, José Manoel
Bedicks Junior, Gunnar
Caldas, Iberê Luiz
Cruz, José Jaime da
Título em português
Esquema para sincronizar relógios conectados por rede de comunicação por comutação de pacotes.
Palavras-chave em português
Jitter de atraso
PLL digital
Recuperação adaptativa de relógio
Rede de comutação de pacotes
Sincronização
Resumo em português
Considere um sistema de comunicação em que um equipamento transmissor envia pacotes de dados, de tamanho fixo e a uma taxa uniforme, a um equipamento receptor. Considere também que esses equipamentos estejam conectados por uma rede de comutação de pacotes, que introduz um atraso aleatório a cada pacote que trafega na rede. Nesta tese, é proposto um modelo de recuperação adaptativa de relógio capaz de sincronizar as frequências e as fases desses dispositivos, dentro de certos limites especificados de precisão. Esse método para atingir sincronização de frequência e de fase é baseado em medições dos tempos de chegada dos pacotes ao receptor, que são usados para controlar a dinâmica de um phase-locked loop (PLL) digital. O desempenho desse modelo é avaliado através de simulações numéricas realizadas considerando valores de parâmetros realistas. Os resultados indicam que esse esquema tem potencial para ser usado em aplicações práticas.
Título em inglês
A scheme for synchronizing clocks connected by a packet communication network.
Palavras-chave em inglês
Adaptive clock recovery
Delay jitter
Digital PLL
Packet-switched network
Synchronization
Resumo em inglês
Consider a communication system in which a transmitter equipment sends fixed-size packets of data at a uniform rate to a receiver equipment. Consider also that these equipments are connected by a packet-switched network, which introduces a random delay to each packet. In this thesis, we propose an adaptive clock recovery scheme capable of synchronizing the frequencies and the phases of these devices, within specified limits of precision. This scheme for achieving frequency and phase synchronization is based on measurements of the packet arrival times at the receiver, which are used to control the dynamics of a digital phase-locked loop (PLL). The scheme performance is evaluated via numerical simulations performed by using realistic parameter values. The results suggest that this scheme has potential to be used in practical applications.
 
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Data de Publicação
2013-07-02
 
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