Aplicações de dados intensivos precisam acessar uma grande quantidade de dados armazenados em memórias off-chip. Devido ao dispendioso tempo de acesso, muitos autores propõem arquiteturas que implementam sistemas tais como cache e Scratch-pad Memories (SPM) para otimizar a reutilização de dados. Algumas vezes a SPM pode ser mais adequada que a memória cache, especialmente quando o elemento de processamento é customizado para a aplicação. No entanto, é necessário definir qual é o melhor tamanho da memória e qual e quando um conjunto de dados deve ser carregado na memória. Neste contexto, é desejável desenvolver uma técnica que possa gerar estes valores automaticamente. Este trabalho apresenta uma técnica para minimizar o número de acessos off-chip e o tamanho da memória on-chip (SPM) usada em aplicações baseadas em FPGA. A técnica desenvolvida é baseada em algoritmos genéticos devido à sua flexibilidade para explorar todo o espaço de projeto e fornecer um conjunto de soluções válidas. Ao usar a abordagem, é possível gerar soluções válidas para loops regulares e função de endereçamento afim (affine). Por exemplo, para a aplicação Sobel nossa técnica foi capaz de encontrar um padrão de acesso que forneceu 83,3% de redução aos acessos à memória off-chip usando menos de 1 KB de memória on-chip. i

Data-intensive applications need to access a large amount of data stored in off-chip memories. Due to the expensive offchip access time, several authors propose architectures which implement on-chip memory systems such as cache memories or Scratch-pad Memories (SPM) to optimize the data reuse. Sometimes the SPM can be more suitable than the cache memory, specially when the processing element is customized for the application. However, it is necessary to define what is the best size of the memory and which and when a set of data must be loaded into the memory. In this context, it is desirable to develop a technique that can generate these values automatically. This work present a technique to minimize the number of off-chip accesses and the size of the on-chip memory (SPM) used in FPGA-based applications. The developed technique is based on genetic algorithms due to their flexibility to explore the whole design space and provide a set of valid solutions. By using our approach, it is possible to generate valid solutions for both regular and irregular loops, and for affine and non-affine address functions. For instance, for the Sobel application our technique was able to find an access pattern that provided 83.3% of reduction to the off-chip memory accesses using less than 1KB of on-chip memory.